基于FPGA的ADC128S022驱动设计

1 顶层设计2、信号引脚定义3、地址对应的adc128s022通道4 、adc_clk信号的产生4.1、参数说明4.2 adc_clk 时钟产生时序 5、adc128s022 采样时序设计图6、仿真波形7、说明

1 顶层设计

1、测试平台：Quartus 17.1 2、仿真工具：Altera-Modelsim 3、编写语言：Verilog

2、信号引脚定义

3、地址对应的adc128s022通道

4 、adc_clk信号的产生

4.1、参数说明

4.2 adc_clk 时钟产生时序

5、adc128s022 采样时序设计图

6、仿真波形

7、说明