第一步：新建项目，复制*.v和约束文件到文件夹

在目录里新建project_4.srcs文件夹，project_4.srcs中再建constrs_1 sources_1文件夹，constrs_1文件夹中放约束文件pin.xdc timing.xdc debug.xdc文件；sources_1文件夹中放*.v文件和ip。

第二步 Add Sources 添加*.v文件，不要添加宏定义文件

添加*.v文件后，下图3的位置为小问号

第三步：添加IP，这里添加CLOCK

1.IP Catalog 2查找位置输入clock，选择Clocking wizard

clock的名称为3中带？的clock名称，这里为SYS_CLOCK 设置输入时钟频率 设置输出时钟clk_out1和clk_out2，reset和locked在滑动滚动轮进行设置 Port Renaming 和MMcM Setting是解释clk_out1和clk_out2如何生成的

点击OK，生成时钟IP 3的位置已经不是小问号了

第四步：添加约束文件

添加约束文件后把debug.xdc文件设置为目标文件

执行

1是综合 2是实现 3生成bit文件，直接执行3就123顺着执行 搞定！

在线调试过程

代码中设置调试信号不被优化综合抓信号生成bit文件

1.设置调试信号不被优化

在.v文件中加==(* MARK_DEBUG=“true” )( keep = “true” *)==语言，在综合的时候就不会被优化。

要抓多少信号，就标志多少(* MARK_DEBUG=“true” )( keep = “true” *)

2.综合

3.抓信号

设置Debug信号 1.是已经标记的debug信号，2是还可以再继续追加想要的debug信号 可以选取某一个特定的时钟 设置数据深度 添加debug的信息：删除一个信号，添加一个信号，只有一个时钟 这时debug.xdc文件不为空

生成bit文件

综合：生成电路 实现：把电路布局布线 生成bit文件：bit文件中防止布局布线的结果 下载bit文件：把配置结果放在fpga中，fpga根据配置结果进行配置。 #链接板子抓信号 ##设备连接 点击Open Target 弹出Auto Connect ##下载bit文件 下载bit文件到板子中 ##设置出发条件 设置出发条件：Trigger Setup ##设置窗口 Setting：触发窗口设置 Number of windows;设置有多少窗口 Window data depth：设置每个窗口的数据 Trigger position in window: 触发的数据位置 Status：触发窗口的状态 Waveform可以全部当前抓取的信号，+可以重新选择抓取的信号