将内部信号快速布线到I/O 管脚 ，同时又不影响设计，从而使设计验证更加有效。当开始于一个完整布线设计时，您可以选择用于调试信号，并将它们布线到之前保留或者当前未使用的I/O 管脚。
1. 执行完整的编译。 2. 保留Signal Probe 管脚。 3. 分配Signal Probe 源。 4. 在流水线路径与Signal Probe 管脚之间添加寄存器。 5. 执行Signal Probe 编译。 6. 分析Signal Probe 编译的结果。
1.power up
2.分段缓存中，采集存储器被均分为多个段(segment)，并为每个段定义一组触发条件。每个段都用作一个非分段缓存。分段缓存使您能够对包含相对不经常发生的事件的系统进行调试。
要使用这个功能，需要在生成这个mem IP时（ROM或者RAM都可以），勾选一个选项，如下图：
允许使用“In-System Memory Content Edit”更新内容，并设置一个RAM的ID，这个ID是在“In-System Memory Content Edit”中区分不同的RAM时使用的。
如果各位童鞋使用了synplify pro/premier工具综合了同样的工程后，再将上述配置文件加载进FPGA，可能会发现这个功能没了，是的，的确没了，但是有没有办法补救呢，因为synplify的综合速度简直是忒快了，大工程忍不住的要用他来综合，办法还真有，使用“/* synthesis syn_black_box */“这个综合命令对这个RAM模块做一些设置
module ram(
)/* synthesis syn_black_box */;
endmodule
https://blog.csdn.net/Gdadiao123/article/details/78682351
类似vio
先例化编译再用
